阿斯麥(ASML.US) 已宣佈計劃開發一種新的EUV(極紫外)光刻系統。EUV 光刻工具現在在世界上最先進的半導體市場中非常重要。據該領域唯一供應商 ASML 的高管稱，隨着這種新設備的開發，摩爾定律預計將至少在未來 10 年內得到延續。

在接受媒體採訪時，ASML 副總裁 Teun van Gogh 表示，“我們將能夠在 2023 年上半年向我們的客戶提供新一代的高數值孔徑(NA)產品，數值預計從現有設備的 0.33 增加到 0.55。有了這種新設備，半導體製造商至少在未來 10 年內將能夠實現遠遠超出目前 2 納米限制的工藝技術。” “我們一直致力於提供工具來支持我們的客戶，大約每兩年一次。到 2023 年底，當我們可以開始出貨更高 NA 的設備時，我們將獲得更多的客戶支持。我們將能夠提供更多的客戶支持。我們有信心這項新技術將爲未來 10 年提供進一步的客戶支持。”

ASML 預測“半導體製造商將首先將 0.55NA 用於最先進的晶圓層，以通過應用新技術來擴大生產，這是一種極具成本效益的單次曝光 EUV 工藝。對於成熟工藝來說，單次曝光 0.55NA 技術有望在未來 6 年內達到極限，因此半導體製造商將能夠再次使用 multi-patterning 進一步提高晶體管密度並實現更多複雜的工藝節點。”

ASML 是全球唯一的 EUV 設備製造商。2010年首次爲“亞洲客戶公司”(公司名稱未公開)提供原型EUV工具。半導體制造領域目前分爲使用 EUV 設備的製造商和不使用 EUV 設備的製造商。EUV 被臺積電、三星電子、英特爾等使用，爲蘋果、聯發科和高通等客戶公司提供尖端芯片。與此同時，不使用 EUV 的半導體製造商在多年前就已經放棄了尖端節點。通過放棄數十億美元的資本投資，它尋求增加舊生產線的利潤，並專注於幾乎無法享受工藝小型化帶來好處的產品。

在中國以外，只有英特爾、臺積電和三星可以使用 EUV 進行邏輯製造。據 Hosseini 稱，三星、SK 海力士和美光科技將在 DRAM 應用中使用 EUV。 Hosseini 表示，預計臺積電等領先半導體代工廠將在未來幾年內通過部署 ASML 的 0.55NA 工具來克服他們目前在 3nm 工藝技術方面面臨的障礙。

Foundry 實現 3nm 工藝的唯一方法是使用 EUV 的多重圖案。然而，這將顯着增加晶圓成本。代工廠避免 EUV 多重圖案化的唯一方法是使用高 NA (0.55)設備。 Hosseini 表示，“臺積電尚未投入實際使用，但 3nm 節點不會像先前預期的那樣成功。3nm 節點將無法充分增加晶體管密度，並且由於互連間距將大於預計，晶體管成本將與現有4nm節點大致相同，性能提升將受到限制。”

據他介紹，半導體市場的“三巨頭”臺積電、三星、英特爾都意識到了這種壁壘的存在，將率先在2nm實現新的GAA(Gate All Around)FET技術。節點。據說他正在參與競賽。對於代工市場的領導者臺積電來說，3D 芯片的關鍵技術轉型之一預計將是從 FinFET 器件到 3nm/2nm 節點的新型 GAA FET 的過渡。

Hosseini在一份研究報告中表示，“三大半導體製造商目前都在爭相開發2nm的GAA晶體管技術，但在3nm節點之後，同樣的趨勢將在2021年到2024年繼續。我們將繼續將晶體管密度提高到2.2億每平方毫米，目標是實現約 30 納米的互連間距。 半導體製造商可以通過採用multi-patterning來提高晶體管密度，但另一方面，半導體制造過程中的步驟數量增加，每次掃描EUV消耗的能量也增加，導致製造成本更高。向上。 “當然，多次曝光會增加步驟的數量，”ASML EUV NXE 業務線副總裁 Marco Pieters 在接受採訪時表示。縱觀所有必要的步驟，我們可以看到，不僅是結果光刻和光刻工具的能量，還涉及氣相沉積技術。”

Pieters 說：“幾年前，當 0.33NA EUV 設備首次面世時，ASML 的客戶從使用 DUV(深紫外)光刻的多圖案技術轉向單次曝光 EUV。”轉變已經完成，但單次曝光EUV 已經達到極限。”

“現在，客戶已經傾向於在多重圖案化方法中使用 EUV。對於只需要使用現有 EUV 進行單一圖案化的層，客戶繼續具有高 NA。由於 0.33NA 預計將並行使用，因此 0.33NA 和 0.55 NA未來將繼續共存。” SIG 的 Hosseini 說：“帶有 EUV 掃描儀的半導體製造商正試圖通過轉向多圖案來擠出更多產品。”

“EUV 多重圖案化是從 4nm 到 3nm，最終到 3nm+ 的唯一途徑，”Hosseini 說。 ASML 似乎在說，“客戶仍有可能在 0.33NA 的EUV設備上實現新的技術節點。” “0.33NA EUV 將在未來與下一個多個節點一起使用，即所謂的 2nm 及以上，”Pieters 說。但是，半導體製造商會以不同的方式指定工藝節點。

Hosseini在一份研究報告中表示，“臺積電目前量產的5nm+相當於英特爾已經開始量產的‘10nm SuperFin’。在這兩種情況下，晶體管密度都是每平方毫米超過1.75億，互連間距低於30納米。”