本文來自格隆匯專欄：半導體行業觀察， 作者：張健

摩爾定律效應越來越弱，這在即將到來的3nm製程上體現得更加突出。7nm還可以不依賴於EUV光刻機，但這在5nm時代已經不成立，EUV作用無可替代，而5nm又似乎是7nm向3nm過渡過程中的一個“緩衝”地帶，真正達到3nm的時代，由於工藝複雜度的大幅提升，以及相關材料、連接等配套技術的不成熟，使得3nm產業鏈上的各個環節都顯得力不從心，特別是芯片製造和封測環節，代表企業自然是台積電和三星，前進道路較之7nm和5nm時代，難度陡增。

                                                    ​台積電也“畏懼”3nm的高成本

台積電3nm製程仍延用FinFET晶體管架構，其主要優勢在於可充分發揮EUV技術優異的光學能力，以及符合預期的良率表現，減少光罩缺陷及製程堆棧誤差，並降低整體成本。相較於三星3nm製程使用的GAA（Gate-All-Around）技術，台積電依然處於優勢地位。

不過，要實現3nm製程量產，台積電還需要克服一系列困難。

3nm製程面臨芯片設計複雜度以及晶圓代工成本飆升等問題，還有EUV光刻機採購成本創新高，產出吞吐量提升速度放緩，推升3nm晶圓代工報價恐達3萬美元。

近期，有消息傳出，蘋果可能考慮到成本關係，推遲手機芯片採用3nm製程，不過這一消息並未得到證實。實際上，為了改善成本，台積電專門制定了EUV改善計劃，並改良EUV光刻機設計，以及導入先進封裝，以求更多客户願意採用3nm製程。

EUV設備耗電量是DUV的10倍。台積電通過設備程序修正，將EUV光脈衝能量優化，並重新設計反射結構，有效提了3%反射率。台積電還分析二氧化碳雷射系統放大器的運轉數據，採用變動頻率取代固定頻率的方式，提升了EUV設備5%的能源使用效率。這些工作主要就是針對3nm製程的。

另外，台積電有望啟動EUV持續改善計劃（CIP），目的是增加芯片尺寸的同時，減少EUV光罩使用道數。以ASML今年推出的NXE：3600D為例，其價格高達1.4～1.5億美元，每小時可處理160片12英寸晶圓，4nm製程上，EUV光罩大約在14層之內，而3nm製程將達到25層，導致成本暴增。

通過CIP，有望將光罩降至20層，雖然芯片尺寸將略為增加，但是有助於降低生產成本與晶圓代工報價。

除了製造，3nm芯片封裝也是一大挑戰，屆時，3D封裝技術將全面導入量產，同時，隨着3nm製程技術和成本的增加，Chiplet堆疊和封裝技術也將大面積鋪開。這些都使得台積電需要投入更多的資源和精力。

正是因為存在這樣的狀況和趨勢，需要更多的合作。近期，有台灣地區媒體報道，台積電已將2.5D封裝技術CoWoS（Chip On Wafer On Substrate）業務的部分流程（On Substrate，簡稱oS）外包給了OSAT廠商，主要集中在小批量定製產品方面。而類似的合作模式預計將在未來的3D IC封裝中繼續存在。CoWoS技術先將芯片通過Chip on Wafer（CoW）的封裝製程連接至硅晶圓，再把CoW芯片與基板連接（oS）。

台積電擁有高度自動化的晶圓級封裝技術，而oS流程無法實現自動化的部分較多，需要更多人力，而日月光（ASE）、硅品、安靠（Amkor）等頂尖OSAT廠商在oS流程處理方面的經驗更多。

在封裝業務方面，台積電最賺錢的是晶圓級SiP技術，如CoW和WoW，其次是FOWLP和InFO，而oS的利潤最低。由於Chiplet需求顯着增長，預計台積電會將更多的低利潤封裝業務交給OSAT。

三星押寶新架構

與台積電延續使用FinFET晶體管架構不同，三星的3nm製程將進入GAA時代，這也是芯片製造史上首次採用該架構，也算是一個里程碑了。GAA架構的優勢在於可以擴展驅動處理器和組件的能力，使其具有更高的性能和更低的功耗。

三星的先進製程時間表顯示，本來2021年就要投產3nm製程，但要全面轉移至最新技術難度相當高，2022年上半年才會推出3nm製程，台積電3nm製程將在同年下半年推出。但具體量產時間和良率情況，還要等到出貨後才能見分曉。

三星強調，與5nm製程相比，其首顆3nm製程GAA技術芯片面積將縮小35%，性能提高 30% 或功耗降低 50%。三星也表示3nm製程良率正在逼近4nm，預計2022 年推出第一代 3nm 3GAE 技術，2023年推出新一代3nm 3GAP技術。

要想實現以上目標，三星還需要克服不少技術難題。有業內人士表示，目前，三星的3nm GAA工藝依然面臨着漏電等關鍵技術問題，性能和成本方面可能也存在一些問題，或許將依然不敵台積電3nm FinFET工藝。

在封裝方面，三星也面臨着與台積電類似的挑戰，那就是3nm封裝需要投入更多的資源和精力，也需要有合作伙伴提供支持。11月11日，三星宣佈，已開發出混合基板立方體 (H-Cube) 技術，這是其最新的 2.5D 封裝解決方案，專門用於需要高性能和大面積的高性能計算、人工智能、數據中心和網絡芯片。而H-Cube技術和該公司與三星電機 (SEMCO) 和 Amkor Technology 聯合開發的。

隨着一個封裝中的芯片數量和尺寸的增加或需要高帶寬通信，大面積封裝變得越來越重要。對於包括中介層在內的Die的附着和連接，細間距基板是必不可少的，但隨着尺寸的增加，價格會顯著上漲。H-Cube技術採用混合基板與能夠進行精細凸塊連接的細間距基板和高密度互連 (HDI) 基板相結合，以實現大尺寸的 2.5D 封裝。

當集成六個或更多 HBM 時，大面積基板的製造難度迅速增加，導致效率下降。三星通過應用混合基板結構解決了這個問題，其中易於大面積實施的HDI基板重疊在高端細間距基板下。通過將連接芯片和基板的焊球間距比傳統焊球間距減少 35%，可以將細間距基板的尺寸最小化，同時在細間距基板下增加 HDI 基板。

AMD轉單傳聞

近些年，隨着AMD業務的風生水起，其對先進製程的需求量快速提升，在7nm和5nm方面，AMD已經成為台積電的第二大客户。不出意外的話，該公司的下一代Zen 5架構霄龍（EPYC）Turin 處理器，也將採用台積電的3nm製程。

然而，自從三星宣佈了3nm製程工藝計劃後，市場不斷傳出高通和AMD願意採用，除了三星可以提供從設計到生產的全套服務配合外，其代工報價相對低廉絕對是讓高通和AMD心動的原因，這點在英偉達與三星在8nm工藝的合作上就有很好的體現。

雖然AMD一直將台積電作為主要代工廠，但一直希望有第二家晶圓代工廠能有所分擔，特別是英特爾現在也選擇了台積電進行代工。由於AMD不可能與進入晶圓代工市場的英特爾合作，三星也就成為唯一候選。據瞭解，AMD或許會選擇三星生產GPU和非主力平台的CPU，不過仍要視乎三星3nm工藝的技術和良品率而定。

而且，最近幾年，AMD與三星一直在GPU技術方面保持着合作關係。2019年，三星與AMD宣佈達成多年戰略合作關係，三星獲得AMD的GPU IP授權，允許三星在與AMD不發生競爭關係的領域使用其GPU IP，如説手機、平板電腦等。而三星得到的IP不會出現在PC平台上。

在今年5月舉辦的 2021 Computex 台北電腦展上，AMD公司CEO蘇姿豐宣佈將把自家的 RDNA 2架構GPU帶到三星 Exynos SoC 上，代替原有的 Mali GPU。

7月，有消息人士爆料，三星即將推出代號為“Pamir（帕米爾）”的Exynos 2200處理器，基於4nm工藝製程打造，集成了AMD GPU。根據此前披露的信息，三星Exynos 2200將採用RDNA2圖形微架構，這是PlayStation 5、Xbox Series X和AMD Radeon RX顯卡中使用的技術。不過，由於架構和功耗的原因，三星Exynos與AMD GPU結合後的具體表現可能不會達到與遊戲機和PC甚至筆記本電腦相同的水平，但它仍然可以使三星的Exynos在競爭中獲得優勢。按照慣例，三星Galaxy S22系列預計會率先商用Exynos 2200處理器。

因此，基於近些年良好的合作關係，以及3nm製程難度和風險水平的提升，AMD有一家芯片代工備選廠商，也是合理的。具體情況如何，就看明年3nm的量產情況了。

Chiplet有望在3nm時代爆發

近些年，Chiplet的出現，就是因為7nm、5nm先進製程的成本過高，使得多數廠商望而卻步，為了讓先進製程不斷普及，讓更多廠商受惠的同時，能較好地控制成本，採用將不同製程的多個Die封裝在一起的Chiplet技術受到了越來越多的關注。

不過，目前已經量產的最先進製程是5nm，此時的Chiplet技術還處於起步階段，實際採用的廠商和芯片相對較少。但隨着3nm量產時代的到來，基於以上提到的3nm製程難度的大幅提升，Chiplet有望迎來快速增長期。這一點在剛剛發佈的ISSCC 2022入選論文就可見一斑。與前兩年處於試水階段的“冷清”狀況相比，今年的Chiplet論文爆發了，特別是今年兩大CPU廠基於Chiplet的旗艦產品：英特爾的Ponte Vecchio和AMD的3D-V Cache(Zen3)。特別值得關注的是，這兩款芯片都實現了真正意義上的3D封裝，從維度上超越了2.5D的CoWoS 和Fanout封裝技術（採用硅inerposer或者RDL外沿層技術實現多層平面互連）。通過3D堆疊，互連維度由線上升到面，從水平長距離到垂直短距離，從更高維度地去挑戰馮諾依瓶頸。在實測數據中，AMD 的3D芯片效率較傳統monolithic可以實現幾乎一代的工藝紅利。也讓Chiplet集成芯片成為了除了尺寸微縮外，一條完整的新路徑。

實現Chiplet的三項關鍵技術是多個Die的互聯總線、高速接口和3D封裝。在這方面，AMD是先行者，也是最大的受益者，該公司近幾年在服務器CPU市場上的提升速度較之以前大幅提升，成功的關鍵點就是Chiplet，特別是其相應的總線和封裝工藝，功不可沒。

在即將到來的3nm時代，Chiplet更加重要，也有望實現爆發式增長。AMD也在不斷髮展Chiplet的相關技術，今年6月，AMD就介紹過其3D垂直緩存技術，基於台積電SoIC技術。隨着硅通孔（TSV）的增加，未來AMD會專注於更復雜的3D堆疊技術，比如核心堆疊核心，IP堆疊IP，甚至宏塊可以3D堆疊。最終硅通孔的間距會變得非常緊密，以至於模塊拆分、摺疊甚至電路拆分都將成為可能，這會徹底改變今天對處理器的認知。

英特爾同樣重視Chiplet的相關技術。11月中旬，英特爾首次對外展示了Meteor Lake測試芯片，讓業界第一次看到英特爾第14代酷睿系列處理器的模樣。

Meteor Lake採用了模塊化設計，至少會有三個不同的模塊，分別是計算模塊、SOC-LP模塊（負責I/O）和GPU模塊。這些模塊可以搭配不同製程節點的模塊進行堆疊，再使用EMIB技術互聯。通過Foveros封裝技術，可以將重新設計、測試、流片等過程統統省略，直接將不同IP、不同工藝的各種成熟方案封裝在一起。英特爾也會在Meteor Lake首次採用自家的Intel 4製程工藝（約等於目前市場上已量產的7nm）。

據悉，Meteor Lake的GPU模塊最低配置96個EU，最高可配置192個EU，相比Alder Lake和Raptor Lake有大幅度提升。同時，其Xe-LP架構也會由Gen 12.2改進為Gen 12.7。據報道，Meteor Lake的GPU模塊還將採用台積電的3nm工藝製造，SOC-LP模塊則採用台積電的4nm或5nm工藝製造，剩下的計算模塊才是英特爾的Intel 4製程。這是典型的Chiplet架構，3nm、4nm或5nm混合使用，兼顧性能和成本。

結語

綜上，3nm製程有望使工藝技術、芯片架構、封裝和產業鏈上各環節廠商之間的關係發生明顯變化，從而帶動芯片業進入一個前所未有的發展階段。

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